SRAM (Static RAM)

Su diseño interno está  hecho en base a transistores que almacenan la información cuando son polarizados en corte o saturación, correspondientes a los estados lógicos 1 y 0, respectivamente permaneciendo en esta condición hasta que se cambie la información. No necesitan ser "refrescados", son muy veloces pero mucho más costosos que los DRAM.

1. SRAM Sincrona

Es la que está gobernada por una señal de reloj, de forma que todas las operaciones suceden (se inician y acaban) desde la misma referencia. Esta característica no aporta mejores prestaciones, pero si simplifica enormemente el diseño de sistemas de alta prestaciones, ya que una única señal (el reloj del sistema) gobierna todos los dispositivos involucrados. La ventaja de estas memorias viene proporcionada por lo que se podría llamar su funcionamiento automático, guiado por la señal de reloj, por lo que no es necesario ocuparse de generar las señales de control, aunque la mayoría de memorias disponen de ellas.

2. SRAM Burst:

Las memorias de ráfagas (burst) incluyen un circuito contador que permite que la memoria genere en la propia memoria la dirección a la que debe acceder, consiguiendo de esta forma accesos en ráfagas. El funcionamiento es el siguiente: el æP proporciona una dirección de memoria, la que debe propagarse por el bus hasta la memoria, decodificarse y acceder a la posición correspondiente. Si se ha indicado que se trata de un ciclo de lectura de ráfaga, la memoria, una vez que se ha obtenido el primer dato, incrementa la dirección y vuelve a acceder. De esta forma se evita el tiempo de propagación de las señales por el bus y el tiempo de decodificación de la dirección. La longitud de acceso, es decir el numero de palabras leídas o escritas en una ráfaga, viene limitado por el tamaño del contador interno de la memoria.

3. SRAM Pipeline

Gracias a las dos técnicas anteriores se consigue que el rellenado de una fila de caché o acceso a posiciones consecutivas, se realice de forma rápida. Para mantener esta velocidad cuando se cambia de secuencia, las memorias pipeline incluyen un buffer para almacenar la dirección a la que se esta accediendo y el dato proporcionado por la memoria. De esta forma, se puede enviar la nueva dirección antes de terminar la lectura, consiguiendo un solapamiento, pues el æP no tiene que esperar la terminación de un acceso para proporcionar la nueva dirección.

Imprimir